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Des chercheurs français inventent le vrai transistor 3D

Une équipe de chercheurs du LAAS et de l’IEMN a mis au point un transistor à structure 3D inédite. Cette invention promet la poursuite de la miniaturisation des puces électroniques en dessous des 10 nm.
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Le transistor, qui constitue la brique de base de circuits intégrés comme les microprocesseurs, conquiert la troisième dimension. Et ce sont des chercheurs du Laboratoire d’analyse et d’architecture des systèmes (LAAS-CNRS) à Toulouse et de l’Institut d’électronique, de microélectronique et de nanotechnologie (IEMN) à Lille qui semblent parvenus à lui donner une vraie structure 3D. Leurs travaux, publiés dans la dernière édition de la revue Nanoscale, ouvrent la voie à l’accroissement de la densité des puces électroniques tout en maîtrisant la consommation de courant.

Le transistor fonctionne comme un interrupteur électronique composé d'un élément semi-conducteur, dit canal, reliant deux bornes, et d’une grille de commande. Selon la tension électrique appliquée à la grille, il laisse ou bloque le courant entre les bornes. Depuis 50 ans, la loi de Moore, qui prévoit le doublement de la densité des circuits intégrés tous les 18 mois, s’est fondée sur sa miniaturisation. Avec les architectures de transistors planaires actuelles, cette évolution s’approche des limites. La taille du canal devient si petite que la grille ne parvient plus à contrôler efficacement le dispositif. Des fuites de courant apparaissent entre les deux bornes, augmentant la consommation de courant, créant des échauffements et perturbant les opérations logiques. Le passage à une structure 3D est censé résoudre ces problèmes, ouvrant la voie à la poursuite de la course à la miniaturisation.

Intel a été le premier en avril 2012 à lancer la production de microprocesseurs en gravure de 22 nm avec ses transistors FinFET à structure 3D. "C’est une première marche vers le transistor 3D, qui accorde à Intel un sursis de trois générations technologiques, explique Guilhem Larrieu, chercheur au LAAS. Notre approche vise la phase ultime du transistor 3D."

Le transistor français se présente sous la forme de deux plaques reliées par un réseau de nanofils de 200 nm de longueur. Entre les deux plaques, qui forment les deux bornes, une feuille de chrome est traversée par les milliers de nanofils. Elle forme la grille de commande. "Cette structure offre l’avantage d’augmenter le courant de contrôle pour une polarisation de canal faible, accroissant ainsi la fréquence de commutation et donc la vitesse de traitement des puces électroniques", explique Guilhem Larrieu.

Les chercheurs ont fait la démonstration de leur invention avec un transistor 3D doté d’une grille de seulement 14 nm, contre 28 nm pour les transistors des puces actuelles. Ils vont poursuivre leur effort de miniaturisation pour démonter le potentiel de cette architecture à descendre en dessous des 10 nm. Ils veulent aussi commencer à concevoir, avec des industriels de la microélectronique, des circuits intégrés basés sur ce transistor. Un brevet a été déposé.

Ridha Loukil

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